CCWO

挫けそうになるブログ

FPGA MAX10 Pin Planner

開発環境

Board MAX10 FB
IDE Quartus Prime Lite Edition
OS Windows 10 pro 64bit
Debbuger USB Blaster Rev C

Pin Planner

ccwo.hatenablog.jp
前回の記事まででプロジェクトの作成を行い、トップレベルモジュールを記述しました。次にピンのフィッティングを行います。(MAX10内部の論理回路と物理的なピンの接続と言った感じです。)
Tools→Pin Planner(Ctrl+Shift+N)
f:id:CCWO:20170905050149p:plain:w800
こんな強そうな画面が生成されます。先程、FPGA.vのmodule部分で宣言したwireが画面下がAll Pinsに現れます。
clk: PIN_27
led[2]: PIN_121
led[1]: PIN_122
led[0]: PIN_120
res_n: PIN_123
に設定します。設定方法はNode NameのNodeを選択してD&Dでピンに持っていくか、Locationをクリックしたタブから選択もしくは打ち込むと行った感じです。
f:id:CCWO:20170905050532p:plain:w800
All Pinsの色が変わり、ピンのフィッティングが完了しました。

Quartus Primeの方に戻って、TaskからCompile Designをクリックします。
少々時間がかかります。
f:id:CCWO:20170905050749p:plain:w800
Taskのすべての行程に緑チェックが付けば大丈夫です。Compilation ReportにはTime Quest Timing Analyzerにエラーが出ますが、今は問題ありません。タイミング解析を入れていないのでこのようなエラーが出ています。

これでPin Plannerの処理は終わりです。Verilogにて宣言したピンのみがPin Plannerには表示されるので、まずはVerilogを記述する必要がもちろんあります。(ド初心者のときはPin Planner開いてもなんにも出てこなくて焦ってた笑)