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挫けそうになるブログ

FPGA MAX10 Timing Analyzer

次にFPGA MAX10 Timing Analyzerについて見ていきます。

開発環境

Board MAX10 FB
IDE Quartus Prime Lite Edition
OS Windows 10 pro 64bit
Debbuger USB Blaster Rev C

Timing Analyzer

Tools→TimeQueset Timing Analyzerを選択します。
f:id:CCWO:20170905060022p:plain
Netlist→Create Timing Netlistを選択します。
f:id:CCWO:20170905060105p:plain
そのままOKを押します。
File→New SDC Fileを選択します。
f:id:CCWO:20170905060155p:plain
編集画面を右クリックして、Insert Constraint→Create Clock...を選択します。
f:id:CCWO:20170905060647p:plain
Clock Name: CLOCK
Period: 20.833
と入力し、
Targets横の...をクリックします。
f:id:CCWO:20170905060505p:plain
Listボタンを押し、表示せれたclkを選択し、>ボタンを押し右側に移動する。OKボタンを押す。
f:id:CCWO:20170905060722p:plain
SDC commandが生成されるので、Insertボタンを押す。
これをFPGA.sdc(トップレベル.sdc)としてプロジェクトフォルダの直下に保存する。
Quartus Primeに戻り、Project→Add/Remove Files in Project...を選択します。
ここに先程保存した.sdcファイルがあることを確認する。
f:id:CCWO:20170905061121p:plain
この状態で、Compile Designを行う。
Compilation Report→Time Quest Timing Analyzer→Slow 1200mV 85C Model→Fmax Summaryを選択する。
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166.92MHzと表示されているので、clkは166MHz以上で動作できることが示されている。
これでTiming Analyzerの使い方がわかりました。これはもっと難しいプロジェクトになったときに効果を発揮してきます。