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ラッチアップ

ラッチアップとは、CMOS系のIC内部に発生してしまうダイオードトランジスタによって引き起こされる現象です。一度ラッチアップが発生してしまうと、電源を切るまでVDD端子からVSS端子に電流が流れ続け熱暴走が発生し、最悪の場合にはICを永久的に破壊してしまいます。

この現象がよく起きる場合として考えられるのがCMOS同士のICを接続した場合です。ラッチアップは、VDD端子に印加されてる電圧以上の電圧がCMOSのプッシュプルで構成されるピンに印加される場合などに発生します。そのため、CMOS同士のICを接続したとき、両ICに電源が正しく印加された状態でピンに出力信号(Highにする)を出さないとラッチアップが発生することになります。

簡単な防止策として挙げられるのは、
1. 電流制限抵抗の挿入
ラッチアップが発生する可能性が考えられるピン同士に直列に抵抗を挿入することによって流れる電流を制限します。これによってラッチアップ発生時にも過大な電流が流れることを止めることができます。しかし、これはあくまでラッチアップは発生してしまうので、防止策というよりは最悪の場合を回避する方法と考えられます。この場合、CMOSのプッシュプル回路を駆動させるのには一般的にほとんど電流を消費しないため、10kΩ程度の抵抗を挿入しても問題はないと考えられます。(これによってICに内部に形成されたトランジスタが増幅する電流を制限することができます。)ただし、高周波回路では抵抗を挿入することによって、配線に存在する寄生容量や寄生インダクタンと抵抗によってフィルターが形成され信号の劣化を引き起こす恐れがあります。

2. クランプ
ショットキーダイオードといった、降伏電圧が小さい電圧をVDDとPinの間に挿入することによってVDD端子よりPin端子の電圧が高くなることを回避します。これによってラッチアップを未然に防ぐことができます。しかし、CMOS系のICの接続をする場合において、多数のPinをパラレルで接続する際などでは多量のクランプ用のダイオードが必要となり回路規模の増大に繋がります。

3. 電源の印加手順
この現象を回避する方法の一つとして、すべてのCMOS系ICに電源が印加されたことを確認してから、Pinの電圧を操作することです。これによって未然にラッチアップを防ぐことができます。しかし、この方法ではすでに電源が投入されているICとの接続などで回避できない問題が発生することが考えられます。なので、小規模の回路などではプログラムと連携することによってこの問題を回避できるはずです。

このようにCMOS系のICにおいては電源の印加手順などを想定しこのような問題が発生しないように工夫するか、対策用の部品をつけることでこの問題を回避できます。

しかし、これは割と旧世代のICの話でありまして、最近のICではこのラッチアップが発生しないように内部が構成されているものもあるようです。
その見分け方としましては、ICのAbsolute Electric Characteristicなどの電源電圧の項目でVDD:0.3 to VDD+0.3のように書いてあるものはラッチアップが発生する可能性があります。
電源電圧の項目において、印加電圧が0-3.7Vのように指定されている場合はこれを回避しているICの可能性が高いです。いずれにしても、データシートで確認する必要がある項目の一つであると考えられます。

なぜ、このような記事を書いたかというとここ最近共同で回路を作ることがあり指摘されたからです笑
こういった知識は一つでも多くあると便利ですね。これまで製作してきた回路では、このような対策をしている箇所はごくわずかですが動作しているものもあります。必ずしも発生するわけではありませんが、予想することができないエラーを回避するということが回路製作では非常に重要であると考えられるので、このような知識は重要であると思います。

参考リンク
noritan-micon.blog.so-net.ne.jp
http://ednjapan.com/edn/articles/1407/news005.htmlednjapan.com
http://www.microchip.jp/docs/DS00763B_JP.pdf
CーMOS ICは電源をショートすることがある